VERILOG in English translation

Verilog-95에 대한 확장은 사용자가 원래 의 Verilog 표준에서 발견 한 결함을 충당하기 위해 IEEE에 다시 제출되었습니다.

Extensions to Verilog-95 were submitted back to IEEE to cover the deficiencies that users had found in the original Verilog standard.

Icarus Verilog는 문자 그대로 gEDA 프로젝트의 일부가 아니지만,

While Icarus Verilog is not literally part of the gEDA project,

이 창고는 FPGA, prebuilt 조금 파일 및 패널에 몇몇 논증 본 표시를 위한 C++를 위한 Verilog 원시 코드를 원시 코드 포함합니다.

This repository contains the Verilog source code for the FPGA, a prebuilt bit file, and C++ source code for displaying some demonstration patterns on the panel.

Dinotrace 페도라 12에 새로 추가된, Dinotrace는 Verilog Value Change Dumps, ASCII,

Dinotrace New to Fedora 12,Dinotrace is a waveform viewer which understands Verilog Value Change Dumps,

VHDL 또는 Verilog 매크로를 두 번 클릭하고 Enter Macro를 눌러 전체 세부 정보를보고 원하는 경우 코드를 편집 할 수 있습니다.

You can double click the VHDL or the Verilog macros and press Enter Macro to see the full details and edit the code if you wish.

Similarly, the code 는 Verilog TM 또는 VHDL( 초고속 집적 회로 하드웨어 기술 언어)과 같은 하드웨어 기술 언어를 위한 코드를 포함할 수 있다.

Similarly the code may comprise code for a hardware description language such as Verilog™ or VHDL(Very high speed integrated circuit Hardware Description Language.

Verilog의 '와이어' 개념은 신호 값(4상태:

Verilog's concept of'wire' consists of both signal values(4-state:"1,

흥미롭게도 왼쪽의 테스트 벤치는 다양한 HDL을 혼합하는 예제 인 VHDL로 작성되었지만 여기서는 오른쪽의 Verilog AMS 매크로에 집중할 것입니다.

Interestingly, test bench on the left side is written in VHDL which is an example of mixing different HDLs but here we will concentrate on the Verilog AMS macro on the right.

SystemVerilog, Verilog 2005(IEEE 표준 1364-2005)와 혼동하지 말고 사소한 수정,

Not to be confused with SystemVerilog, Verilog 2005(IEEE Standard 1364-2005)

Vera, Verilog, BibTeX 스타일 파일 편집을 위한 새 주요 모드, 이미지 모드에서 개선된 스크롤 지원이 포함되어 있습니다.

Vera, Verilog, and BibTeX style files, and improved scrolling support in Image mode.

TINA는 Verilog 모델과 기타 디지털 컴포넌트를 합성 가능한 VHDL 코드로 변환 할 수 있으며,

TINA can translate the Verilog models and the other digital components to synthesizable VHDL code and, using the Xilinx's Webpack software,

아마도 이러한 시장 압력으로 인해, 케이 던스 디자인 시스템은 1990에서 대 중에 게 Verilog 언어를 개설 하기로 결정 하 고, 따라서 OVI (오픈 Verilog 국제) 태어났다.

Perhaps due to such market pressure, Cadence Design Systems decided to open the Verilog language to the public in 1990, and thus OVI(Open Verilog International) was born.

이 튜토리얼은 Verilog 또는 FPGA 또는 아무것도에 대한 심층적 인 연구가 될 수 없습니다, 하지만 당신은 Verilog에서 간단한 디지털 회로를 설계, 시뮬레이션하고 하드웨어에 구현하기

This tutorial is not meant to be an in-depth study about Verilog or FPGAs or anything, but just a guide to walk you through different basic things you need to know to design a simple digital circuit in Verilog,

Verilog A 및 AMS 시뮬레이션.

Verilog A and AMS Simulation.

VHDL 또는 Verilog를 이용한.

Experience with VHDL or Verilog.

Verilog을 이용한 digital system 설계.

Digital System Design by Using VERILOG.

VHDL 또는 Verilog를 이용한.

Something like VHDL or Verilog.

Spice Verilog A 디자인의 모델 지원.

Spice model support in Verilog A designs.

Icarus Verilog에 대 한 메일링 리스트는 sourceforge.

The mailing lists for Icarus Verilog are hosted by sourceforge.

그 이후, Verilog는 공식적으로 SystemVerilog 언어 예제 소스 verilog의 일부입니다.

Since then, Verilog is officially part of the SystemVerilog language.

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