Low quality sentence examples
Верилог-2001 је Верилог верзија коју подржава већина комерцијалних ЕДА софтверских пакета.
Verilog-2001 is the version of Verilog supported by the majority Назив" Верилог" је настао комбинацијом речи" верификација" и" логика.
Verilog is a portmanteau of the words"verification" and"logic.Посебан део Верилог стандарда, Верилог-АМС,
A separate part of the Verilog standard, Verilog-AMS,Језици за опис хардвера као што је Верилог су слични софтверским програмским језицима, јер укључују начине описивања ширења времена
Hardware description languages such as Verilog are similar to software programming languages because they include ways of describing the propagation timeregister-transfer level) у Верилог ХДЛ-у, од којих је циклусно тачан модел базиран на СистемЦ-у( енгл. SystemC) може бити уграђен у ORPSoC.
model in Verilog HDL, from which a SystemC-based cycle-accurate model can be built in ORPSoC.раздвајање процедуралних блокова( Верилог користи почетак/ крај уместо заграда{}),
demarcation of procedural blocks(Verilog uses begin/end instead of curly braces{}),Многе раније Verilog кодне базе су симулиране само у Verilog-XL, због разлике у имплементацији других симулатора.
Many early Verilog codebases will only simulate properly in Verilog-XL, due to variation in language implementation of other simulators.Cadence Design Systems su kasnije preuzeli prava za Verilog-XL, simulator jezika za opis hardvera koji postaje de facto standard za Verilog simulatore u sledećoj deceniji.
Cadence Design Systems later acquired the rights to Verilog-XL, the HDL simulator that would become the de facto standard of Verilog simulators for the next decade.Se VERILI, ali ništa od.
I believed, but nothing.Se VERILI, ali ništa od.
It was believed, but not with any.Језици за опис хардвера као што је Верилог су слични софтверским програмским језицима, јер укључују начине описивања ширења времена и јачине сигнала( осетљивост.
Hardware description languages are similar to software programming languages, as they include ways in which to describe the propagation time and signal strengths.Verilog AUTOs- Систем мета-коментара отвореног кода који поједностављује одржавање Верилог кода.
Verilog AUTOs- An open-source meta-comment system to simplify maintaining Verilog code.практична искуства кодирања и дебаговања EDA Playground- Бесплатни веб претраживач заснован на Верилог ИДЕ Verilog Programs- Верилог програми Verilog ukratko- Верилог примери са теоријом IEEE Std 1364-2005- Официјални стандард за Верилог 2005( није бесплатан.
debugging EDA Playground- Free web browser-based Verilog Tutorial- Бесплатне презентације за вежбу Верилога( ппт)
Verilog Tutorial- Free Training Presentation Course for Verilog(PowerPoint Show)Simulacija hardverskih implementacija u Verilog/ VHDL simulatorima.
Simulation of hardware implementations in VHDL/Verilog simulators.Verilog A и AMS симулација.
Verilog A and AMS Simulation.Upoznavanje sa jezicima za opis i dizajniranje hardvera( Verilog i VHDL.
To introduce hardware description languages(Verilog and VHDL.Verilog Tutorial Верилог РТЛ туторијал са детаљним дигиталним дизајн концептима и примерима.
Verilog Tutorial System Verilog, е језик, SystemC.
System Verilog, e language, SystemC.SILOS Silvaco V2001 Као један од ниских трошкова интерпретираних Verilog симулатора, SILOS III је уживао велику популарност деведесетих.
SILOS Silvaco V2001 As one of the low-cost interpreted Verilog simulators, Silos III enjoyed great popularity in the 1990s.
