CLOCK SIGNAL - 日本語 への翻訳

• クロック信号を

英語 での Clock signal の使用例とその 日本語 への翻訳

The dissimilarity between SDRAM and DDR is that SDRAM transfer data on the rising edge of the clock signal.
SDRAMとDDRの違いは、DDRはクロック信号の立ち上がりと立ち下がりによってデータを転送します。

Please also note some Ensembles require both a clock signal and MIDI input simultaneously to generate sound.
さらにいくつかのアンサンブルにおいては、クロック信号とMIDIインプットの両方を同時に必要とするものもあります。

The next switching cycle is started by setting the RS flip-flop from a fixed-frequency clock signal shown in Figure 3.
図3に示す固定周波数クロック信号からのRSフリップフロップをセットすることによって、次のスイッチングサイクルが開始されます。

The master MAX6960 detects its status because its ADDIN pin is a logic high without the presence of a clock signal.
マスタのMAX6960は、クロック信号がない状態でADDIN端子がロジックハイであることから、自分の状態を検知します。

The clock signal for the rank1 latches is the decoded signal of SCLK, CS-bar, and control bits.
ランク1ラッチのクロック信号は、SCLK、/CS、および制御ビットの復号化された信号です。

Similarly, the clock signal resets the sawtooth ramp, virtually eliminating any possibility that noise spikes will prematurely turn off the MOSFET.
同様に、クロック信号が鋸歯状傾斜波をリセットして、ノイズスパイクがMOSFETを早期にオフとすることを事実上、防ぎます。

A flip-flop is usually controlled by one or two control signals and/or a gate or clock signal.
フリップフロップは通常1-2の制御信号やゲートまたは刻時信号によって制御される。

The dynamic performance of the ADC is essentially unaffected by clock signal amplitudes from 100mV to 1V.
ADCのダイナミック性能は、100mVから1Vまでのクロック信号振幅による影響を本質的に受けません。

UART is an asynchronous protocol which means there is no clock signal.
UARTは非同期プロトコルだが、それは、クロック信号がないということを意味する。

With LVDS SerDes, the data signal and clock signal were sent in separate signal lines in what is called the data/clock separate transmission method(Fig. 7).
LVDSSerDesでは、データ信号とクロック信号を別々の信号ラインで送っていた。いわゆるデータ・クロック別送方式である（図7）。

It is also possible to do the self-test on all devices of the S-8235A connected in cascade by inputting the reset signal and the clock signal to the lowest stack of the device of the S-8235A.
最下段のS-8235Aシリーズにリセット信号とクロック信号を入力することで、カスケード接続された全てのS-8235Aシリーズをセルフテストすることが可能です。

If this clock signal is picked up by a non-linear circuit, however, there exists the unwelcome possibility of mixing the low dither rate into a desired band.
ただし、このクロック信号を非線形回路で受信した場合、低ディザレートが目的の帯域に混入されるという好ましくない可能性があります。

Self-test(self-diagnosis) function confirms whether the voltage monitoring circuit is operating as it is supposed to be. This function is performed by inputting the reset signal and the clock signal externally.
電圧監視回路の正常動作を確認するセルフテスト(自己診断)機能を搭載外部からリセット信号とクロック信号を入力することで電圧監視回路のセルフテストが可能です。

When the CHOP' clock signal is high(B phase), Gm1's input and output are connected to the signal path with inversion, resulting in a negative output voltage due to VOS.
CHOP'クロック信号がハイの場合(Bフェーズ)、Gm1の入力および出力は反転されて信号パスに接続され、VOSの分だけ出力電圧は負側に現れます。

SerDes technology which requres separated pair cables- transmitting clock signal pair and data signal pair, which LVDS is representative of, had been adopted for image transmitting in flat panel TV set.
これまで、フラットパネルテレビ内の映像伝送には、LVDSを代表とするクロック信号とデータ信号を別々のペアケーブルを用いるSerDes技術が採用されてきました。

Figure 3. Data and clock signal waveforms produced by following test-setup Steps 1-3. Use a differential probe to measure the clock with the available sampling scope.
図3.ステップ1~3の試験構成に従って作り出されたデータとクロック信号使用可能なサンプリングオシロを使ってクロックを測定するために差動プローブを使用します。

Relation between RMS Period Jitter and Phase Noise Using the Fourier series expansion, it can be shown that a square-wave clock signal has the same jitter behavior as its base harmonic sinusoid signal..
RMS周期ジッタと位相ノイズ間の関係フーリエ級数展開を使用すると、矩形波のクロック信号はその基本調波の正弦波信号と同じジッタの振る舞いをすることを示すことができます。

When the CHOP clock signal is high(A phase), amplifier Gm1's differential input and output are connected to the signal path with no inversion.
CHOPクロック信号がハイの場合(Aフェーズ)、アンプGm1の差動入力と出力は、反転されずに信号パスに接続されます。

A clock signal usually provides a single tone spectrum, which can interfere with other systems' inputs, and thus can fail FCC EMI emissions tests.
クロック信号は通常シングルトーンスペクトラムを発し、このスペクトラムは他のシステムの入力に干渉することがあり、FCCEMI放射試験基準に満たないことがあります。

As the speed of the image interface increased and liquid crystal panels enlarged, it became difficult to transmit data with the existing LVDS SerDes IC because the data signal and clock signal became hard to synchronize.
画像インターフェースの高速化と、液晶パネルの大型化が進むと、既存のLVDSSerDesICではデータ伝送が難しくなる。なぜならば、データ信号とクロック信号の同期が取りづらくなるからだ。